1.算(suan)法效果

硬件(jian)ila測試結果如下(xia)：（完整代碼運行后無水印）：

vio設置(zhi)SNR=30db

vio設(she)置SNR=15db

硬(ying)件測(ce)試操作步驟可(ke)參考程序配套的操作視頻(pin)。

2.算法涉及理論知識概要

隨著通信(xin)技術(shu)的(de)(de)(de)不斷發(fa)展，相(xiang)位調(diao)(diao)制(zhi)(zhi)技術(shu)因其高(gao)頻(pin)(pin)譜效(xiao)率和(he)抗干(gan)擾能(neng)(neng)力(li)而廣(guang)泛(fan)應用于無線(xian)通信(xin)系統中(zhong)。其中(zhong)，8PSK（8相(xiang)位相(xiang)移鍵控）作為(wei)一種高(gao)階調(diao)(diao)制(zhi)(zhi)方式，具(ju)有(you)更高(gao)的(de)(de)(de)頻(pin)(pin)譜效(xiao)率和(he)更強的(de)(de)(de)抗干(gan)擾能(neng)(neng)力(li)，因此備受關(guan)注(zhu)。然(ran)而，8PSK調(diao)(diao)制(zhi)(zhi)解調(diao)(diao)的(de)(de)(de)實現復(fu)雜度(du)較(jiao)高(gao)，需要高(gao)效(xiao)的(de)(de)(de)數(shu)字信(xin)號(hao)處理(li)技術(shu)。現場可(ke)編程(cheng)門陣列（FPGA）作為(wei)一種可(ke)編程(cheng)邏輯器件，具(ju)有(you)高(gao)度(du)的(de)(de)(de)靈活性和(he)并行(xing)處理(li)能(neng)(neng)力(li)，非常適合實現復(fu)雜的(de)(de)(de)數(shu)字信(xin)號(hao)處理(li)算法。

2.1 8PSK調制原理

8PSK調(diao)制(zhi)是一(yi)種相(xiang)位調(diao)制(zhi)方式，其基本原理是通過改變(bian)載波的(de)(de)(de)相(xiang)位來傳(chuan)遞信息(xi)。在8PSK中，一(yi)個(ge)符號周(zhou)期內的(de)(de)(de)相(xiang)位變(bian)化(hua)有(you)8種可能的(de)(de)(de)狀態，分別對應(ying)3個(ge)比(bi)特的(de)(de)(de)信息(xi)。因此，8PSK調(diao)制(zhi)可以看作是一(yi)種將3個(ge)比(bi)特映射(she)到一(yi)個(ge)符號的(de)(de)(de)映射(she)方式。具體地(di)，假設輸入的(de)(de)(de)比(bi)特序(xu)列為b2b1b0，則(ze)對應(ying)的(de)(de)(de)8PSK符號可以表示為：

S(t)=Acos(2πfct+θk) （1）

其中，A是(shi)載波(bo)的(de)(de)振幅，fc是(shi)載波(bo)的(de)(de)頻率，θk是(shi)第k個(ge)符號的(de)(de)相(xiang)位，k=0,1,...,7。θk的(de)(de)取值由(you)輸入的(de)(de)比特序列(lie)b2b1b0決定，具體的(de)(de)映(ying)射關系如(ru)表1所示(shi)。

表(biao)1：8PSK映射關系

其星座圖如下所示：

2.2 幀同步
在數(shu)字通信中，信息通常是(shi)以幀(zhen)為(wei)單位(wei)(wei)進行組(zu)織和傳輸的。幀(zhen)同步(bu)的目(mu)的是(shi)確(que)定(ding)每一幀(zhen)的起始(shi)位(wei)(wei)置，以便接收端能夠正確(que)地(di)解調出每幀(zhen)中的數(shu)據(ju)。

設發(fa)送的(de)幀(zhen)結構為：幀(zhen)同步碼 + 信息碼元序列(lie)(lie) 。幀(zhen)同步碼是具有特定規律的(de)碼序列(lie)(lie)，用于接收端識(shi)別(bie)幀(zhen)的(de)起始(shi)。

幀(zhen)同步的(de)過程(cheng)就(jiu)是(shi)在接(jie)收(shou)序列中尋找與幀(zhen)同步碼匹配的(de)位置(zhi)，一旦找到匹配位置(zhi)，就(jiu)確定了(le)幀(zhen)的(de)起始位置(zhi)，后續的(de)碼元(yuan)就(jiu)可以按照幀(zhen)結構進行正確的(de)劃分和處理。

3.Verilog核心程(cheng)序

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/11/04 19:54:30
// Design Name: 
// Module Name: tops_hdw
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
 
 
module tops_hdw(
 
input i_clk,
input i_rst,
output reg [3:0] led
);
    
 
 
//產生模擬測試數據
wire o_msg;
wire[1:0]o_en;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg),
.o_en  (o_en)
);
 
 
//設置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
  .clk(i_clk),                // input wire clk
  .probe_out0(o_SNR)  // output wire [7 : 0] probe_out0
);
 
wire[2:0]o_ISET;
wire signed[15:0]o_I8psk;
wire signed[15:0]o_Q8psk;
wire signed[15:0]o_Ifir_T;
wire signed[15:0]o_Qfir_T;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire  [2:0]o_wbits;
wire       o_bits;
wire [1:0]o_bits_head;
wire [7:0]o_peak;
wire  o_en_data;
wire  o_en_pn;
wire  o_frame_start;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;  
 
TOPS_8PSK TOPS_8PSK_u(
.i_clk  (i_clk),
.i_rst  (~i_rst),
.i_SNR  (o_SNR),
.i_en   (o_en),
.i_dat  (o_msg),
.o_ISET (o_ISET),
.o_I8psk(o_I8psk),
.o_Q8psk(o_Q8psk),
.o_Ifir_T (o_Ifir_T),
.o_Qfir_T (o_Qfir_T),
.o_mod_T  (o_mod_T),
.o_Nmod_T(o_Nmod_T),
.o_modc_R (o_modc_R),
.o_mods_R (o_mods_R),
.o_Ifir_R (o_Ifir_R),
.o_Qfir_R (o_Qfir_R),
.o_wbits(o_wbits),
.o_bits (o_bits),
.o_bits_head(o_bits_head),
.o_peak(o_peak),
.o_en_data(o_en_data),
.o_en_pn(o_en_pn),
.o_frame_start(o_frame_start),
.o_error_num(o_error_num),
.o_total_num(o_total_num)
);
 
 
 
 
 
//ila篇內測試分析模塊140
//ila篇內測試分析模塊140
ila_0 ila_u (
	.clk(i_clk), // input wire clk
	.probe0({ 
	        o_msg,o_SNR,o_I8psk[15:6],o_Q8psk[15:6],//30
	        o_Nmod_T,o_Ifir_R[27:14],o_Qfir_R[27:14],o_wbits,//48
	        o_error_num[15:0],o_total_num[23:0],//40
	        //28
            o_en_pn,
            o_en_data,
            o_peak,
            o_bits_head,
            o_bits
	         })
	);	
 
endmodule
0sj2_065m

4.開發板(ban)使(shi)用說明和如何移植(zhi)不同(tong)的開發板(ban)

注意：硬件片內測試(shi)是(shi)指(zhi)發射接收均在(zai)一個板(ban)子(zi)內完成，因(yin)此不需要定時同步模(mo)塊(kuai)。

在本課題中，使用的是：

如果你的(de)開發(fa)板和我的(de)不(bu)一樣，可以參考代碼包中的(de)程(cheng)序移植(zhi)方法進行移植(zhi)。

5.完整算法代碼文件獲得

V